Mengapa saya melihat kesalahan saat menggunakan simulator Xcelium* saat menyimulasikan contoh desain Intel® FPGA IP non-AXI F-tile SDI II dalam format file VHDL?

Saat mensimulasikan contoh desain Intel® FPGA IP SDI II F-tile non-AXI dalam format file VHDL menggunakan simulator Xcelium, Anda mungkin melihat pesan kesalahan berikut seperti di bawah ini:

• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): port verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin) dari input mode memerlukan asosiasi dalam aspek peta implisit.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): port verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk) input mode memerlukan asosiasi dalam aspek peta implisit.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): port verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk) input mode memerlukan asosiasi dalam aspek peta implisit.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): port verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link) input mode memerlukan asosiasi dalam aspek peta implisit.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd,720): port verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link) input mode memerlukan asosiasi dalam aspek peta implisit.
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1335|84): contoh 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_base_profile' dari unit desain 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' belum terselesaikan di 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: modul'.
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1367|90): contoh 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_sec_profile1' dari unit desain 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' belum terselesaikan di 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: modul'.

Masalah ini terjadi karena beberapa port hilang ketika F-tile PMA/FEC Direct PHY Multirate Intel® FPGA IP diintegrasikan ke dalam contoh desain F-tile SDI II Intel FPGA IP.

Masalah ini telah diperbaiki mulai dari Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 22.4.