ID Artikel: 000092533 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/08/2023

Mengapa saya melihat bahwa pernyataan mem_reset_n dan mem_cke tidak memenuhi spesifikasi JEDEC pada Intel® Arria®10 FPGA DDR4, DDR3 IP EMIF IP simulasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat pelanggaran waktu urutan inisialisasi DDR4 dan DDR3 saat spesifikasi JEDEC mendefinisikan 500us pada simulasi.

    Resolusi

    Ini untuk mempersingkat waktu simulasi dan perangkat keras yang sebenarnya mengikuti spesifikasi JEDEC.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.