ID Artikel: 000092654 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 07/11/2022

Dapatkah DCLK beralih dari tinggi ke rendah kapan pun sebelum atau selama nSTATUS menjadi tinggi saat menggunakan skema konfigurasi FPP dan PS pada Intel® Cyclone® 10 LP?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam Intel® Cyclone® 10 LP Core Fabric dan General Purpose I/Os Handbook Figure 102. "Bentuk Gelombang Waktu Konfigurasi FPP" dan Gambar 104. "PS Configuration Timing Waveform", ada spesifikasi tST2CK waktu min untuk berapa lama dari nSTATUS akan tinggi hingga Anda diizinkan naik edge pertama pada DCLK.  Ini menyatakan bahwa DCLK harus rendah untuk durasi minimum (tST2CK) sebelum nSTATUS menjadi tinggi.

Resolusi

Sebelum konfigurasi, DCLK tidak dapat beralih dari rendah ke tinggi sebelum nSTATUS tinggi. Setelah nSTATUS tinggi, DCLK harus tetap rendah selama durasi minimum yang ditentukan oleh spesifikasi tST2CK.

Jika DCLK sudah dalam keadaan tinggi sebelum nSTATUS menjadi tinggi, DCLK dapat bertransisi dari tinggi ke rendah asalkan spesifikasi tST2CK terpenuhi.

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Cyclone® 10 LP FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.