ID Artikel: 000092708 Jenis Konten: Errata Terakhir Ditinjau: 25/10/2023

Mengapa clock Referensi F-tile dan PLL Sistem Intel® FPGA IP gagal mengunci pada frekuensi tertentu?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Perangkat Lunak Di Intel® Quartus® Prime Pro Edition versi 22.2 dan sebelumnya, Anda mungkin mengamati jam Referensi F-tile dan PLL Sistem Intel® FPGA IP gagal mengunci pada:

    • 999,9 MHz dengan frekuensi clock referensi ditetapkan sebagai 323,2 MHz.
    • 506,88 MHz dengan frekuensi clock referensi ditetapkan sebagai 245,76 MHz.
    Resolusi

    Untuk mengatasi masalah ini, Anda perlu melakukan langkah-langkah berikut:

    1. Di navigator proyek, klik dua kali OPN (nomor bagian pemesanan).
    2. Di jendela pop-out, klik tombol " Opsi Perangkat dan Pin".
    3. Dalam kategori "Umum", ubah parameter " Sumber jam konfigurasi " dari " Osilator Internal" menjadi:
    • Pin OSC_CLK_1 100 MHz, atau
    • Pin OSC_CLK_1 125 MHz
    1. Kompilasi ulang desain.
    2. Berikan clock referensi eksternal dengan frekuensi yang benar ke pin OSC_CLK_1. Lokasi pin "OSC_CLK_1" dapat ditemukan dalam skema kit pengembangan Anda.

    Catatan: untuk perangkat F-tile Intel Agilex® dengan OPN yang diakhiri dengan akhiran VR0, VR1, dan VR2, Anda perlu menggunakan Prime Programmer versi 21.4 Intel® Quartus® agar solusi di atas berfungsi.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.