ID Artikel: 000092732 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 23/08/2023

Mengapa saya melihat Kesalahan Pembuatan Logika Intel® Quartus® saat mengonfigurasi F-tile PMA/FEC Direct PHY Intel® FPGA IP sebagai FGT, mode Clocking PLL Sistem, lebar tunggal, antarmuka PMA 16-bit?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena bug di Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 22.3 dan sebelumnya, Anda mungkin melihat Kesalahan Pembuatan Logika saat mengonfigurasi F-tile PMA/FEC Direct PHY Intel® FPGA IP sebagai FGT, mode Clocking PLL Sistem, lebar tunggal, antarmuka PMA 16 bit.

    Kesalahan Pembuatan Logika Intel Quartus akan berisi hal berikut:

    Galat(21843): sys_clk_src == SYS_CLK_SRC_XCVR

    Galat(21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER

    Galat(21843): tx_en == BENAR

    Galat(21843): tx_excvr_if_fifo_mode == TX_EXCVR_IF_FIFO_MODE_PHASECOMP

    Galat(21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE

    Galat(21843): tx_xcvr_width == TX_XCVR_WIDTH_16

    Resolusi

    Untuk mengatasi galat ini, lakukan langkah-langkah di bawah ini:

    1. Buka file *.tlg.rpt di folder output_files

    2. Cari "bb_f_ehip_tx" dan "bb_f_ehip_rx" di bawah bagian "Laporan Pengaturan Parameter IP Alat Pembuatan Logika" dari file .tlg.rpt, dan salin jalur yang terkait dengan bb_f_ehip_tx dan bb_f_ehip_rx.

    Dua nilai masing-masing akan terlihat mirip dengan contoh berikut:

    fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

    fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

    3. Tambahkan dua tugas Quartus Settings File (QSF) berikut dengan bidang <value> menjadi dua jalur masing-masing yang disalin pada langkah 2:

    set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -menjadi <nilai>

    set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -menjadi <nilai>

    Penugasan QSF lengkap akan terlihat mirip dengan contoh berikut:

    set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -ke fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

    set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -ke fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

    4. Simpan QSF dan kompilasi desain.

    Masalah ini akan diperbaiki dalam rilis mendatang dari Perangkat Lunak Intel® Quartus Prime Pro Edition.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    FPGA dan SoC FPGA Intel® Agilex™ Seri F
    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri I

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.