Banyak alat debugging dalam sistem, seperti Signal Tap Logic Analyzer, In-System Sources and Probes, atau Nios® II debugger, menggunakan antarmuka JTAG dalam Altera® FPGAs. Perangkat Lunak Quartus® Prime secara otomatis menghasilkan pin altera_reserved_tck, altera_reserved_tms, altera_reserved_tdi, dan altera_reserved_tdo untuk desain yang menggunakan modul yang dapat diakses JTAG. Karena itu, Penganalisis Waktu menandai sinyal ini sebagai tidak dibatasi saat laporan jalur tidak dibatasi dibuat.
Anda dapat membatasi sinyal JTAG dengan menerapkan perintah SDC dari template JTAG Signal Constraints.
Di GUI Quartus® Prime, buka File > File Batasan Desain > Synopsys Baru. Kemudian, di Text Editor, klik Insert Template lalu pilih Timing Analyzer > SDC Cookbook > JTAG Signal Constraints.
Sesuaikan batasan dalam template sesuai kebutuhan, jika ditunjukkan. Simpan file SDC baru, tambahkan ke proyek Anda, dan kompilasi.