ID Artikel: 000092802 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/08/2023

Mengapa F-Tile PMA dan FEC Direct PHY Multirate Intel® FPGA IP dalam simulasi gagal menegaskan sinyal tx/rx_reset_ack?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Panduan Pengguna Intel® FPGA IP F-Tile Dynamic Reconfiguration Suite Versi: 26/09/2022 dan yang lebih lama tidak memiliki persyaratan clock simulasi untuk Subsistem CPU Nios®.

    Jika rentang frekuensi disediakan pada Tabel 7. Sinyal Clock diikuti untuk input i_cpu_clk; IP dalam simulasi akan gagal untuk menegaskan tx/rx_reset_ack setelah tx/rx_reset ditegaskan.

    • Frekuensi 100 hingga 250 MHz saat Aktifkan perlindungan ECC dinonaktifkan.
    • Frekuensi 100 hingga 200 MHz saat Aktifkan perlindungan ECC diaktifkan.
    Resolusi

    Hanya untuk simulasi, sambungkan pin i_cpu_clk dari F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ke clock 100GHz. Ini akan mempercepat simulasi Intel® FPGA IP F-Tile Dynamic Reconfiguration Suite, dan tx/rx_reset_ack akan ditegaskan dengan benar.

    Tidak ada perbaikan perangkat keras yang direncanakan untuk masalah ini. Panduan Pengguna menyebutkan persyaratan sinyal clock simulasi.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.