ID Artikel: 000093030 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/11/2022

Mengapa Rangkaian Rekonfigurasi Dinamis Inter-Protocol F-Tile saya Intel® FPGA IP menunjukkan pelanggaran waktu antara domain clock IP yang berada dalam grup rekonfigurasi yang saling eksklusif?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 22.3, F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP desain akan menunjukkan pelanggaran waktu antara inti properti intelektual (IP) yang berada dalam kelompok rekonfigurasi yang sama-sama eksklusif.

    Resolusi

    Untuk mengatasi masalah ini, buat batasan grup clock untuk memotong jalur di antara domain clock yang sama-sama eksklusif.
    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.