ID Artikel: 000093177 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 08/12/2022

Mengapa saya dapat mengimplementasikan beberapa I/O Open Drain yang diaktifkan secara independen dalam grup DQ x4 yang sama di bank I/O 3V di Intel® Stratix® 10 perangkat?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam Intel® Stratix® 10 perangkat, setiap grup DQ x4 dalam bank I/O 3V memiliki Output Enable (OE) yang sama, sehingga Anda tidak dapat membagi OE dalam grup DQ x4.
Namun, ketika Anda menerapkan konstruksi berikut dan menempatkannya di grup DQ x4 yang sama:

INOUT_1 < = '0' saat ENABLE_1 ='0' atau 'Z';
INOUT_2 < = '0' saat ENABLE_2 ='0' atau 'Z';

Perangkat Lunak Intel® Quartus® Prime Edisi Pro akan mengimplementasikan I/O sebagai Open Drain dan memodifikasi RTL dengan melepaskan OE dan memindahkannya ke DATA IN. Hal ini akan mengakibatkan kedua buffer I/O memiliki port OE yang diikat ke GND, sehingga memungkinkan mereka ditempatkan dalam gelembung yang sama.
 

Resolusi

Ini adalah perilaku yang diharapkan.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.