ID Artikel: 000093865 Jenis Konten: Errata Terakhir Ditinjau: 28/11/2023

Mengapa sinyal rx_block_lock dari F-Tile Ethernet Intel® FPGA Hard IP macet rendah saat melakukan simulasi menggunakan simulator Aldec* Riviera* Verilog di Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 22.4 dan sebelumnya?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 22.4 dan versi sebelumnya, Anda mungkin melihat sinyal rx_block_lock Ethernet F-Tile Intel® FPGA Hard IP macet saat melakukan simulasi menggunakan simulator Aldec* Riviera* Verilog.

    Resolusi

    Ada tidak ada solusi untuk masalah ini.
    Masalah ini dijadwalkan akan diperbaiki dalam rilis mendatang dari Perangkat Lunak Intel® Quartus® Prime Pro Edition.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    FPGA dan SoC FPGA Intel® Agilex™ Seri F
    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri I

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.