ID Artikel: 000093930 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/04/2023

Mengapa tx_ready terjebak rendah saat menggunakan Intel® FPGA IP F-Tile PMA/FEC Direct PHY Multirate?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • L-Tile H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menggunakan Intel® FPGA IP Multirate F-Tile PMA/FEC Direct PHY dengan Fiber Channel RSFEC diaktifkan, Anda mungkin melihat tx_ready terjebak rendah setelah memicu tx_reset.

    Resolusi

    Meskipun penanda perataan tidak diperlukan saat menggunakan RSFEC dengan mode Saluran Fiber. Anda harus tetap memberikan tx_am_gen_2x_ack dengan menghitung siklus tx_clkout untuk menyelesaikan jabat tangan SRC. Kemudian tx_ready akan tinggi setelah jabat tangan selesai. Catatan ini akan diperbarui dalam rilis lebih lanjut dari Arsitektur F-tile dan Panduan Pengguna PMA dan FEC Direct PHY IP.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.