Mengapa AM_LOCK dan RX_PCS_READY tidak menegaskan saat menyimulasikan Ethernet IP Ethernet Non-PTP untuk Intel Agilex® 7 FPGA MAC+PCS 100GE dengan Contoh Desain Simulasi RS-FEC Opsional (528.514) dengan sim_mode dinonaktifkan?

Karena masalah di Intel® Quartus® Prime Pro Edition Software versi 22.4 dan sebelumnya, simulasi tidak menegaskan AM_LOCK dan RX_PCS_READY untuk konfigurasi IP Ethernet Ethernet Non-PTP E-tile berikut untuk Intel Agilex® FPGA MAC+PCS 100GE dengan Contoh Desain Simulasi RS-FEC Opsional. Masalah terjadi ketika parameter sim_mode dimodifikasi untuk E-Tile Hard IP untuk Ethernet Intel® FPGA IP (nilai non-bawaan) sebagai berikut:

parameter sim_mode = "disable";

Konfigurasi:

1. Di bawah tab IP:
   1. Atur 100GE Tunggal dengan RSFEC opsional atau 100GE atau 1 ke 4 saluran 10GE/25GE dengan opsional RSFEC dan PTP sebagai varian inti.
   2. Atur 100GE Channel sebagai Kanal Aktif pada startup jika Anda memilih 100GE atau 1 hingga 4 saluran 10GE/25GE dengan opsional RSFEC dan PTP sebagai varian inti.
   3. Aktifkan RSFEC untuk menggunakan fitur RS-FEC.

      Catatan: Fitur RS-FEC hanya tersedia ketika Anda memilih 100GE atau 1 hingga 4 saluran 10GE/25GE dengan opsional RSFEC dan PTP sebagai varian inti.

2. Di bawah tab 100GE:
   1. Atur 100G sebagai kecepatan Ethernet.
   2. Atur MAC+PCS sebagai Select Ethernet IP Layers untuk meng-instanti layer MAC dan PCS atau MAC+PCS+(528.514)RSFEC/MAC+PCS+(528.514)RSFEC untuk meng-instantiate MAC dan PCS dengan fitur RS-FEC.

Untuk menonaktifkan parameter sim_mode dengan benar pada E-Tile Hard IP untuk Intel® FPGA IP Ethernet, lakukan perubahan berikut:

Untuk desain tanpa AN/LT:

1. Buka <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv.

2. Setelah deklarasi sinyal, salin dan tempel baris berikut:

defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst. E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap. LOG2_MRK = 10;

Untuk desain dengan AN/LT:

1. Ubah nilai Link Fall Inhibit Time pada parameter IP ke 2000 seperti yang ditunjukkan pada tangkapan layar berikut:

2. Klik Hasilkan HDL.

3. Buat perubahan pada <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv seperti yang diuraikan di atas.

Setelah modifikasi selesai, jalankan simulasi seperti yang dijelaskan dalam panduan pengguna.

Masalah ini akan diselesaikan dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa depan.