ID Artikel: 000094408 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 31/10/2023

Mengapa simulasi VHDL desain Intel® FPGA IP Streaming Serial Lite III gagal menggunakan Perangkat Lunak QuestaSim dan Questa*-Intel® FPGA Edition?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 23.1, Anda mungkin mengamati kegagalan simulasi VHDL untuk desain Serial Lite III Streaming Intel® FPGA IP dengan Mode Clocking Standar untuk perangkat Intel® Stratix® 10 L/H-tile saat menggunakan versi terbaru Perangkat Lunak QuestaSim dan Questa*-Intel® FPGA Edition.

    Resolusi

    Untuk menghindari kegagalan simulasi ini, kamu bisa menggunakan Questa Simulator versi sebelumnya 2022.1.

    Masalah ini akan diperbaiki dalam rilis mendatang dari Perangkat Lunak Intel® Quartus® Prime Pro Edition.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Intel® Stratix® 10 AX SoC FPGA
    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 TX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.