ID Artikel: 000094588 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 07/11/2023

Mengapa Toolkit Debug untuk R-Tile Avalon® Streaming Intel® FPGA IP untuk PCI Express* dan IP R-Tile Intel® FPGA Compute Express Link (CXL) gagal saat dibuka setelah konfigurasi ulang FPGA?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 23.2 dan sebelumnya, Anda dapat mengamati kesalahan di bawah ini saat membuka Toolkit Debug untuk Intel® FPGA IP Streaming Avalon® R-Tile untuk PCI Express* dan IP R-Tile Intel® FPGA Compute Express Link (CXL) setelah menggunakan Toolkit Debug, lalu melakukan konfigurasi ulang FPGA.

master_read_32: Transaksi ini tidak selesai dalam 60 detik. System Console menyerah

Resolusi

Untuk mengatasi masalah ini, melakukan siklus daya FPGA setelah menggunakan Debug Toolkit, sebelum melakukan konfigurasi ulang FPGA.

Masalah ini diperbaiki dimulai dengan Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 23.3.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Agilex™ 7 FPGA dan SoC FPGA Seri I

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.