ID Artikel: 000094648 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/06/2023

Galat(175001): Fitter tidak dapat menempatkan 1 LVDS_CHANNEL, yang berada dalam LVDS SERDES Intel FPGA IP

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin mendapatkan galat ini ketika pemancar LVDS SERDES Intel® FPGA IP didorong oleh PLL dari bank I/O di perangkat Intel® Arria® 10.

Perangkat Lunak Intel® Quartus® Prime Edisi Pro tidak memungkinkan PLL I/O untuk mendorong saluran pemancar di bank I/O yang berdekatan. Hal ini akan mengakibatkan gangguan tambahan pada saluran TX yang disebabkan oleh jalur clock yang melintasi PLL inti/bertingkat.

Resolusi

Jika PLL bank I/O mendorong saluran pemancar di bank I/O yang berdekatan, PLL harus mendorong setidaknya satu saluran pemancar di bank yang sama.

Panduan Intel® Arria® 10 Core Fabric dan General Purpose I/Os akan diperbarui untuk menekankan panduan penempatan LVDS seperti yang ditunjukkan di bawah ini:

PLL bank I/O dapat mendorong saluran pemancar diferensial di bank I/O di dekatnya hanya dalam kondisi berikut:

  • Antarmukanya adalah antarmuka pemancar LVDS SERDES Intel® FPGA IP lebar yang mencakup beberapa bank I/O
    • Dengan tx_outclock diaktifkan—pemancar memiliki lebih dari 22 saluran
    • Dengan tx_outclock dinonaktifkan—pemancar memiliki lebih dari 23 saluran
  • PLL juga menggerakkan setidaknya satu saluran pemancar di bank I/O-nya sendiri

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Arria® 10 FPGA dan SoC FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.