ID Artikel: 000094923 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 19/05/2023

Mengapa Ethernet Latensi Rendah Intel® FPGA IP Intel® FPGA IP Contoh Mac Intel® Stratix®10 mac gagal?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Low Latency Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 23.1 atau sebelumnya, galat berikut akan muncul dalam simulasi saat menggunakan contoh desain yang dihasilkan oleh preset 10M/100M/1G/2.5G/5G/10G(USXGMII).


    # ** Galat: .. /models/altera_eth_top.sv(128): Modul 'altera_eth_top_auto_tiles' tidak didefinisikan.

    Resolusi

    Tidak ada solusi untuk masalah ini.
    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.