ID Artikel: 000095013 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 23/05/2023

Mengapa Intel Agilex® 7 DDR4 IP EMIF Traffic Generator 2 siklus siaga dan loop idle counter memiliki ketidaksesuaian?

Lingkungan

    Perangkat Lunak Desain Intel® Quartus® Prime
    Komponen Debug Antarmuka Memori Eksternal Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 20.4 dan sebelumnya, jumlah siklus siaga antara loop berturut-turut di EMIF Traffic Generator 2.0 (TG2) tidak sama dengan penghitung diam loop ketika jumlah baca atau tulis adalah 1. Masalah ini hanya terjadi ketika jumlah loop lebih besar dari 2 saat memuat ulang penghitung idle loop dilakukan secara salah. Jumlah siklus diam di antara loop adalah satu kurang dari loop idle counter.

Resolusi

Masalah ini telah diperbaiki di perangkat lunak Intel® Quartus® Prime Edisi Pro versi 21.1 dan seterusnya.

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.