Deskripsi
Selama tahap pembuatan Logika Dukungan, Perangkat Lunak Quartus™ Prime Pro Edition mengurutkan ulang prioritas file SDC (Synopsys Design Constraints) dalam proyek di mana IP F-tile digunakan. Penyesuaian ini dilakukan untuk mencegah kegagalan tak terduga akibat urutan SDC yang salah. Penting untuk dicatat bahwa perilaku ini tidak menunjukkan kesalahan. Namun, hal ini dapat menyebabkan kesalahan saat menentukan batasan berdasarkan jam yang dihasilkan selama tahap Pembuatan Logika Tile. Ini karena batasan dapat menargetkan clock yang belum ditentukan setelah tahap Generasi Logika berdasarkan urutan SDC baru.
Resolusi
Jika Anda perlu mendapatkan batasan Anda sendiri dari jam Tile karena alasan apa pun, ikuti langkah-langkah di bawah ini:
- Jalankan tahap Pembuatan IP dan Pembuatan Logika Dukungan.
- Menggunakan GUI, buka Pengaturan > Tugas > Penganalisis Waktu dan gunakan tombol "Atas" dan "Bawah" untuk mengatur ulang file sesuai kebutuhan; jika tidak, buka file QSF (Quartus Settings File) Anda dan atur ulang urutan file SDC.
- Jalankan tahap kompilasi berikutnya: Analisis dan Sintesis, Fitter, dan Assembler.