ID Artikel: 000095548 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/04/2024

Bagaimana cara menggunakan sinyal refclock_status pada Agilex™ 7 F-Tile Reference dan System PLL Clocks FPGA IP di Perangkat Lunak Quartus® Prime Pro Edition versi 23.2?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Sinyal output refclock_status pada Agilex™ 7 F-Tile Reference dan System PLL Clocks FPGA IP di Perangkat Lunak Quartus® Prime Pro Edition versi 23.2 tidak berfungsi.

    Resolusi

    Anda tidak boleh menggunakan sinyal output refclock_status . Jika Anda ingin mengetahui status clock referensi PLL Sistem Anda, Anda dapat menyimpulkannya dengan memantau apakah sinyal out_systempll_synthlock_[n] tx_pll_locked[n], tx_ready[n], dan rx_ready[n] menegaskan tinggi.

    Masalah ini diperbaiki dimulai dengan Perangkat Lunak Quartus® Prime Pro Edition versi 23.3.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.