ID Artikel: 000095586 Jenis Konten: Errata Terakhir Ditinjau: 12/11/2024

Mengapa varian E-Tile saya dengan Konfigurasi Ulang Dinamis yang diaktifkan dalam Subsistem Ethernet FPGA IP gagal disimulasikan dengan benar dengan simulator Synopsys* VCS?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Antarmuka
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada Perangkat Lunak Quartus® Prime Pro Edition versi 23.2, varian E-tile dengan Konfigurasi Ulang Dinamis yang diaktifkan dalam Subsistem Ethernet FPGA IP akan gagal disimulasikan dengan benar saat menggunakan simulator Synopsys* VCS. Simulasi akan gagal diselesaikan.

Masalah ini tidak mempengaruhi alat simulasi lain yang didukung.

Resolusi

Untuk mengatasi masalah ini, tambahkan tombol "-debug_access+semua" ke bagian USER_DEFINED_ELAB_OPTIONS berkas "run_vcs.sh" yang terdapat dalam direktori <contoh nama proyek desain>/example_testbench.

Masalah ini telah diperbaiki di versi 24.2 perangkat lunak Quartus® Prime Pro Edition.

Produk Terkait

Artikel ini berlaku untuk 1 produk

FPGA dan SoC FPGA Intel® Agilex™

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.