ID Artikel: 000095755 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/07/2023

Mengapa kesalahan akurasi stempel waktu desain PTP dengan 25G Ethernet Intel® Stratix® 10 FPGA IP lebih tinggi dari yang diharapkan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® FPGA IP Low Latency 25-Gbps Ethernet MAC dan PHY Function IP-25GEUMACPHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition Versi 22.4, desain PTP menggunakan IP 25G Ethernet Intel® Stratix® 10 FPGA dapat mengamati nilai kesalahan akurasi stempel waktu yang lebih tinggi baik dalam simulasi maupun perangkat keras.

    Masalah ini akan berdampak pada kecepatan 10G dan 25G.

    Resolusi

    Untuk mengatasi masalah ini di Perangkat Lunak Intel® Quartus® Prime Pro Edition v22.4, kompensasi kesalahan akurasi stempel waktu dengan menambahkan nilai berikut di atas nilai latensi RX PMA dikonfigurasi diCSR egister 0xB06 (RX_PTP_PMA_LATENCY):

    - Mode 25G: Tambahkan 2,56ns (satu siklus clock clk_rxmac)

    - Mode 10G: Tambahkan 6.4ns (satu siklus clock clk_rxmac)

    Masalah ini telah diperbaiki di versi 23.1 dari Perangkat Lunak Intel® Quartus® Prime Pro Edition.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.