ID Artikel: 000095943 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/04/2024

Mengapa Contoh Desain Hard IP FPGA Ethernet F-Tile 200GE atau 400GE saya dengan kontrol aliran diaktifkan gagal dalam tahap kompilasi Quartus® Prime Pro - Support Logic Generation?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam Perangkat Lunak Quartus® Prime Pro Edition versi 23.2, Contoh Desain Hard IP FPGA Ethernet F-Tile 200GE atau 400GE akan gagal dalam fase kompilasi Pembuatan Logika Dukungan saat lalu lintas Stop TX saat mitra tautan mengirim parameter PAUSE diatur ke Ya.

Resolusi

Untuk mengatasi masalah ini, ikuti langkah-langkah di bawah ini:

  1. Cari dan buka berkas eth_f_hw_ip_top.sv yang terletak di direktori <design_example_name>/hardware_test_design/common/
  2. Menghapus port i_tx_pfc dan o_rx_pfc yang terdapat dalam instans dut
  3. Simpan berkas eth_f_hw_ip_top.sv yang dimodifikasi
  4. Mengompilasi Ulang Contoh Desain

Masalah ini telah diperbaiki di versi 23.3 dari Perangkat Lunak Quartus® Prime Pro Edition.

Produk Terkait

Artikel ini berlaku untuk 1 produk

FPGA dan SoC FPGA Intel® Agilex™

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.