Mengapa Contoh Desain simulasi F-Tile CPRI FPGA IP gagal saat menghasilkan file di folder "support_logic" dalam alur QTLG hanya ketika kita menjalankan QTLG untuk desain contoh simulasi F-Tile CPRI FPGA IP beberapa kali?

Karena masalah di webcore F-Tile CPRI FPGA IP versi 23.2, Anda mungkin melihat kegagalan saat membuat file di folder "support_logic" dengan contoh desain simulasi F-Tile CPRI FPGA IP saat menjalankan alur Quartus® Tile Logic Generation (QTLG) dalam desain contoh simulasi F-Tile CPRI FPGA IP beberapa kali.

Untuk mengatasi masalah ini di F-Tile CPRI FPGA IP simulasi contoh desain webcore versi 23.2, ikuti langkah-langkah di bawah ini.

1. Ubah file "cpri_ii_0_testbench / ip_components / tb_top.qsf" dengan mengomentari baris seperti yang ditunjukkan di bawah ini:
#set_global_assignment -nama SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv

2. Ubah file "cpri_ii_0_testbench/testbench/tb_top.sv" dengan memperkenalkan kondisi definisi berikut untuk "tb_top_auto_tiles tb_top_auto_tiles ()":

'ifndef ALTERA_RESERVED_QIS // Kode dikecualikan untuk Quartus Synthesis
tb_top_auto_tiles tb_top_auto_tiles ();
'endif

3. Jalankan perintah yang ditentukan, yaitu "quartus_ipgenerate" dan "quartus_tlg," seperti yang ditunjukkan dalam Bagian 2.8 Panduan Pengguna."

Solusi ini tidak akan diperlukan ketika pengguna tidak menghasilkan F-Tile CPRI FPGA IP simulasi simulasi contoh desain desain untuk CPRI FPGA IP dengan perangkat Agilex™ F-Tile.

Masalah ini dijadwalkan akan diperbaiki dalam rilis F-Tile CPRI PHY FPGA IP di masa mendatang.