Apa persyaratan khusus jam referensi perangkat F-Tile Intel Agilex® 7?

Jam referensi perangkat F-Tile Intel Agilex® 7 memiliki persyaratan khusus yang harus diikuti pengguna. Jika tidak, desain Anda akan bekerja secara tidak normal, dan transceiver mungkin mengalami penurunan performa.

Jam Referensi FHT:

• Anda harus memberikan clock referensi yang stabil dan berjalan ke FHT PMA pada konfigurasi perangkat. Jika tidak, maka akan menyebabkan penurunan performa jalur FHT PMA.
• Setelah jam referensi FHT aktif, jam harus stabil dan tetap aktif saat perangkat dihidupkan. Jika tidak, ini akan menyebabkan penurunan kinerja jalur FHT PMA, dan Anda harus mengonfigurasi ulang perangkat agar desain berfungsi normal.
• Definisi stabil clock referensi FHT ditentukan dalam Lembar Data Perangkat Intel Agilex® 7 FPGAs dan SoC.

Jam Referensi FGT:

• Ketika Anda memeriksa Refclk #i tersedia di dan setelah parameter konfigurasi perangkat di F-Tile referensi dan sistem PLL jam Intel FPGA IP
  • Anda harus menyediakan clock referensi yang stabil dan berjalan ke FGT pada konfigurasi perangkat. Jika tidak, maka akan menyebabkan penurunan performa jalur FGT PMA.
  • Setelah jam referensi FGT aktif, clock harus stabil dan tetap aktif saat perangkat dihidupkan. Jika tidak, maka akan menyebabkan penurunan performa jalur FGT PMA.
• Saat Anda menghapus centang pada #i Refclk tersedia pada dan setelah parameter konfigurasi perangkat di F-Tile Reference dan System PLL Clocks Intel FPGA IP
  • Anda dapat memberikan clock referensi yang stabil dan berjalan ke FGT setelah konfigurasi perangkat.
  • Setelah jam referensi FGT habis, jam referensi mungkin tidak aktif.
• Definisi stabil clock referensi FGT ditentukan dalam Lembar Data Perangkat Intel Agilex 7 FPGAs dan SoC.

Jam Referensi PLL Sistem:

• Ketika Anda memeriksa Refclk #i tersedia di dan setelah parameter konfigurasi perangkat di F-Tile referensi dan sistem PLL jam Intel FPGA IP
  • Anda harus menyediakan clock referensi yang stabil dan berjalan ke PLL sistem pada konfigurasi perangkat. Jika tidak, PLL sistem tidak akan terkunci, dan Anda harus mengkonfigurasi ulang perangkat agar perangkat berfungsi normal.
  • Setelah jam referensi PLL sistem aktif, clock harus stabil dan tetap aktif saat perangkat dihidupkan. Jika tidak, Anda harus mengonfigurasi ulang perangkat agar perangkat berfungsi normal.
• Saat Anda menghapus centang Refclk #i tersedia pada dan setelah parameter konfigurasi perangkat di F-Tile Reference dan System PLL Clocks Intel FPGA IP
  • Anda dapat memberikan clock referensi yang stabil dan berjalan ke PLL sistem setelah konfigurasi perangkat.
  • Setelah jam referensi PLL sistem aktif, clock harus stabil dan tetap aktif saat perangkat dihidupkan. Jika tidak, Anda harus mengonfigurasi ulang perangkat agar perangkat berfungsi normal.
• Definisi stabil clock referensi PLL Sistem
  • Harus mematuhi Spesifikasi Input Jam Referensi F-Tile FGT yang ditentukan dalam Lembar Data Perangkat Intel Agilex® 7 FPGAs dan SoCs.
  • Jitter periode maksimum clock referensi harus kurang dari +/- 2,5%.

Untuk detail lebih lanjut, silakan lihat Arsitektur F-Tile serta Panduan Pengguna PMA dan FEC Direct PHY IP.

Pengguna harus mematuhi persyaratan yang disebutkan di atas tanpa pengecualian.