ID Artikel: 000098474 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/03/2024

Mengapa IOPLL Intel® FPGA IP dengan konfigurasi ulang dinamis diaktifkan tidak mengunci selama simulasi saat port mgmt_clk terhubung ke clock output IOPLL lain Intel® FPGA IP saat menggunakan perangkat Intel® Cyclone® 10?

Lingkungan

    Perangkat Lunak Desain Intel® Quartus® Prime
    Alat Simulasi Intel® FPGA
    IOPLL Reconfig Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Selama simulasi, Intel® FPGA IP IOPLL dengan konfigurasi ulang dinamis diaktifkan mungkin gagal mengunci saat port mgmt_clk Intel® FPGA IP Rekonfigurasi PLL tersambung ke clock output IOPLL lain yang Intel® FPGA IP di Intel® Cyclone® 10 perangkat. Perilaku ini hanya terlihat selama simulasi dan tidak muncul di perangkat keras.

Resolusi

Sebagai solusinya, sambungkan port mgmt_clk pada PLL Reconfig Intel® FPGA IP ke jam berjalan bebas.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Cyclone® 10 FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.