Karena masalah pada perangkat lunak Quartus® Prime versi 23.4 dan sebelumnya, multiplexing clock dari IP FPGA Kontrol Jam tidak berfungsi dengan benar ketika Jumlah Input Clock adalah 2.
Ketika Jumlah Input Clock adalah 2, IP FPGA Kontrol Clock memiliki dua port input sumber clock (inclk0x dan inclk1x) dan port input untuk memilih sumber clock (clkselect).
Multiplexing clock dari IP FPGA Kontrol Jam di 23.4 dan sebelumnya melakukan sebagai berikut:
- Ketika clkselect=0, inclk1x dipilih
- Ketika clkselect=1, inclk0x dipilih
Namun, itu harus melakukan sebagai berikut:
- Ketika clkselect=0, inclk0x dipilih
- Ketika clkselect=1, inclk1x dipilih
Masalah ini mempengaruhi Agilex™ 7 F-Series, I-Series, dan M-Series.
Untuk mengatasi masalah ini, gunakan jumlah input clock sebagai 4 bukan 2, gunakan dua port sumber clock input, dan biarkan port clock input lainnya tidak digunakan.
Saat menggunakan Jumlah Input Clock 4, IP FPGA Kontrol Clock bekerja seperti yang diharapkan dengan port inclk0x, inclk1x, inclk2x, inclk3x, dan clkselect[1:0 ].
Anda dapat menggunakan koneksi berikut, misalnya.
- inclk0x - Menghubungkan sumber clock
- inclk1x - Menghubungkan sumber clock
- inclk2x, inclk3x - Input tetap "0" atau "1"
- clkselect[0] - Menghubungkan sinyal untuk memilih sumber clock
- clkselect[1] - Input tetap "0"
Masalah ini akan diperbaiki dalam versi Perangkat Lunak Quartus® Prime yang akan datang.