ID Artikel: 000098636 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/11/2024

Mengapa TLP masuk yang rusak terjadi saat menggunakan R-Tile Avalon® Streaming FPGA IP untuk PCI Express*?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam dokumentasi Panduan Pengguna R-Tile Avalon® Streaming FPGA IP untuk PCI Express* versi 23.4 dan sebelumnya, Anda mungkin mengamati TLP yang rusak saat logika pengguna menerjemahkan header TLP masuk dengan mengikuti bab "Gambar 27. Awalan TLP, Header dan Data saat Kotak Centang Format Header PCIe Dinonaktifkan".

Resolusi

Untuk mengatasi masalah ini, lihat format berikut ketika uesr logika menerjemahkan header TLP pada menerima arah.

Masalah ini dijadwalkan akan diperbaiki dalam rilis mendatang dari Panduan Pengguna R-Tile Avalon® Streaming FPGA IP untuk PCI Express*.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Agilex™ 7 FPGA dan SoC FPGA Seri I

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.