ID Artikel: 000098648 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/05/2025

Mengapa tx_ready gagal menegaskan varian terikat F-Tile PMA/FEC Direct PHY FPGA IP saya dengan parameter mode clocking Datapath diatur ke "PMA", parameter lebar PMA diatur ke "32", dan parameter transfer lebar ganda Enable TX tidak dipilih?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam Perangkat Lunak Quartus® Prime Pro Edition versi 23.4, tx_ready akan gagal menegaskan varian terikat F-Tile PMA/FEC Direct PHY FPGA IP dengan parameter mode clocking Datapath diatur ke "PMA", parameter lebar PMA diatur ke "32" dan parameter transfer lebar ganda Aktifkan TX tidak dipilih.

Resolusi

Ada tidak ada solusi untuk masalah ini.

Masalah ini telah diperbaiki mulai versi 24.3 dari Perangkat Lunak Quartus® Prime Pro Edition.

Produk Terkait

Artikel ini berlaku untuk 1 produk

FPGA dan SoC FPGA Intel® Agilex™

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.