ID Artikel: 000098763 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 20/05/2024

Mengapa Contoh Desain Ethernet 10G MAC Stratix® 10 FPGA IP 10GBASE-R Ethernet Latensi Rendah gagal saat melakukan simulasi menggunakan alat Cadence* Xcelium*?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Low Latency Ethernet 10G MAC Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada Perangkat Lunak Quartus® Prime Pro Edition Versi 23.3 dan versi sebelumnya, Contoh Desain Ethernet 10GBASE-R untuk IP Ethernet 10G MAC Stratix® 10 FPGA Latensi Rendah akan gagal saat melakukan simulasi menggunakan alat Cadence* Xcelium*.

Resolusi

Masalah ini telah diperbaiki mulai versi 23.4 dari Perangkat Lunak Quartus® Prime Pro Edition.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.