ID Artikel: 000099078 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/11/2024

Mengapa pin keluaran saya tidak dikenali di Perencana Pin Quartus® setelah Analisis & Sintesis?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada Perangkat Lunak Quartus® Prime Pro Edition versi 23.3 dan yang lebih baru, sinyal output tanpa penetapan kabel di Verilog HDL tidak dikenali oleh Pin Planner setelah Analisis &; Sintesis. Dalam versi Perangkat Lunak Quartus® Prime Pro Edition sebelumnya, penetapan kabel tidak diperlukan.

Resolusi

Masalah ini dijadwalkan akan diperbaiki dalam rilis Perangkat Lunak Quartus® Prime Pro Edition di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Cyclone® 10 GX FPGA
Intel® Arria® 10 GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.