ID Artikel: 000099598 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/08/2024

Mengapa rx_ready[i](i>0) dari F-tile PMA/FEC Direct PHY FPGA IP mengikat ke 0 ketika jumlah jalur PMA diatur ke lebih dari satu dan diaktifkan per jalur PMA sinyal siap TX dan RX?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada Perangkat Lunak Quartus® Prime Pro Edition versi 24.1, rx_ready[i](i>0) dari F-Tile PMA/FEC Direct PHY FPGA IP mengikat ke 0 ketika jumlah jalur PMA diatur ke lebih dari satu dan mengaktifkan sinyal siap TX dan RX per jalur PMA.

Resolusi

Untuk mengatasi masalah ini di perangkat lunak Quartus® Prime Pro Edition versi 24.1, dapat memantau status rx_lane_current_state[i][1] sebagai gantinya rx_ready[i](i>0 ).

Masalah ini dijadwalkan akan diperbaiki dalam rilis Perangkat Lunak Quartus Prime Pro Edition di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

FPGA dan SoC FPGA Intel® Agilex™

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.