Pemecah Masalah Konfigurasi FPGA
Anda dapat menggunakan pemecah masalah ini untuk membantu upaya konfigurasi FPGA Anda. Meskipun pemecah masalah ini tidak mencakup setiap kemungkinan kasus, pemecahan masalah ini mengidentifikasi sebagian besar masalah yang dihadapi selama konfigurasi. Pemecah masalah ini dapat dilengkapi dengan Database Pengetahuan Intel® FPGA untuk membantu Anda mengidentifikasi dan memperbaiki masalah konfigurasi Anda.
Apa masalah konfigurasi Anda?
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin JTAG khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi.
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Untuk pemrograman EPCS langsung melalui kabel pemrograman AS, periksa catu daya kabel pemrograman dan antarmuka ke perangkat EPCS. | Programmer Quartus® II tidak akan dapat membaca/menulis informasi apa pun dari/ke perangkat EPCS jika catu daya atau antarmuka tidak stabil. |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Densitas EPCS (misalnya EPCS64 atau EPCS128) yang Anda gunakan ketika masalah ini terjadi
Deskripsi tentang kapan kegagalan mulai terjadi dan gejala kegagalan. Misalnya, pemrograman EPCS mulai gagal di awal/di akhir siklus pemrograman.
Cuplikan layar sinyal nCS, DCLK, dan ASDO yang diperiksa di ujung FPGA
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan MSEL yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Semua spesifikasi waktu terpenuhi
Perangkat flash yang didukung digunakan
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA atau pemrograman ulang dan verifikasi flash menggunakan berkas pemrograman baru | Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug |
| Periksa integritas sinyal dari sinyal DCLK dan jalur/bus DATA | Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah |
| Aktifkan opsi INIT_DONE di perangkat lunak Quartus II dan periksa pin INIT_DONE untuk memastikan perangkat keluar dari tahap inisialisasi | Jika INIT_DONE tetap rendah setelah pin CONF_DONE dilepas tinggi, perangkat gagal keluar dari tahap inisialisasi. Jika opsi CLKUSR diaktifkan, pastikan siklus clock yang cukup telah disediakan melalui pin CLKUSR seperti yang dinyatakan dalam buku panduan perangkat, jika tidak, perangkat akan gagal keluar dari tahap inisialisasi. Jika INIT_DONE menjadi tinggi setelah pin CONF_DONE dilepas tinggi, perangkat telah berhasil masuk ke mode pengguna. |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan jalur/bus DATA yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke VCC atau tanah. Jangan biarkan pin MSEL mengambang.
NCE, nCONFIG, nSTATUS CONF_DONE dan pin JTAG khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA menggunakan berkas pemrograman baru. | Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
| Periksa integritas sinyal sinyal JTAG khusus | Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
| Pastikan pin nCONFIG dan nSTATUS telah dirilis tinggi sebelum instruksi deteksi otomatis atau program dijalankan pada pemrogram Quartus II | Jika pin nCONFIG dan nSTATUS tidak dilepas tinggi, perangkat masih dalam status reset atau perangkat tidak dinyalakan dengan benar. Oleh karena itu perangkat tidak siap untuk menerima instruksi JTAG apa pun termasuk instruksi pemeriksaan ID silikon |
| Periksa kontak kabel pemrograman ke perangkat target | Jika koneksi antara kabel pemrograman dan perangkat target tidak stabil, kerusakan sinyal/data di antara kedua perangkat akan menyebabkan FPGA gagal menerima instruksi JTAG yang valid dari host |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan dan pesan galat muncul di jendela pesan ketika masalah ini ditemui
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Skema konfigurasi mana yang Anda gunakan?
Serial Pasif (PS)
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan PS yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan semua spesifikasi waktu terpenuhi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Implikasi Strategi Mengaktifkan opsi INIT_DONE di perangkat lunak Quartus® II, dan periksa pin INIT_DONE untuk memastikan perangkat keluar dari tahap inisialisasi Jika INIT_DONE tetap rendah setelah pin CONF_DONE dirilis tinggi, perangkat gagal keluar dari tahap inisialisasi. Jika opsi CLRUSR diaktifkan, pastikan siklus clock yang cukup telah disediakan melalui pin CLKUSR seperti yang dinyatakan dalam buku panduan perangkat, jika tidak, perangkat akan gagal keluar dari tahap inisialisasi. Jika INIT_DONE menjadi tinggi setelah pin CONF_DONE dilepas tinggi, perangkat telah berhasil masuk ke mode pengguna. Jika CONF_DONE tidak berjalan tinggi, lakukan pemeriksaan pada sinyal DCLK dan DATA. Amati kedua sinyal setelah tombol mulai diklik pada programmer Quartus II Jika kedua sinyal tetap rendah, maka instruksi program belum diterbitkan ke FPGA dengan benar.
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan DATA yang disempurnakan di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
JTAG
- Checklist
- Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
- Strategi Debug
- Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
- Implikasi Strategi Aktifkan opsi INIT_DONE di perangkat lunak Quartus® II dan periksa pin INIT_DONE untuk memastikan perangkat keluar dari tahap inisialisasi Jika INIT_DONE tetap rendah setelah pin CONF_DONE dirilis tinggi, perangkat gagal keluar dari tahap inisialisasi. Jika opsi CLRUSR diaktifkan, pastikan siklus clock yang cukup telah disediakan melalui pin CLKUSR seperti yang dinyatakan dalam buku panduan perangkat, jika tidak, perangkat akan gagal keluar dari tahap inisialisasi. Jika INIT_DONE menjadi tinggi setelah pin CONF_DONE dilepas tinggi, perangkat telah berhasil masuk ke mode pengguna. Jika CONF_DONE tidak melakukan pemeriksaan tinggi pada sinyal TDO, TDI, dan TCK Jika sinyal TDI tetap rendah saat sinyal TDO berubah selama konfigurasi, itu berarti data konfigurasi tidak akan melalui daftar rantai pemindaian JTAG untuk mengonfigurasi bit CRAM dengan benar. Ini bisa disebabkan oleh instruksi program JTAG tidak diterbitkan ke FPGA dengan benar.
- Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Pin MSEL diikat ke VCC atau tanah. Jangan biarkan pin MSEL mengambang.
NCE, nCONFIG, nSTATUS, CONF_DONE, dan pin JTAG khusus (TCK, TMS, TDO, TDI) diikat ke resistor pull-up/pull-down sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat
NCE, nCONFIG, nSTATUS, CONF_DONE, dan pin JTAG khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan semua spesifikasi waktu terpenuhi
Versi perangkat lunak Quartus II yang Anda gunakan dan pesan galat muncul di jendela pesan ketika masalah ini ditemui
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, TDO, TDI, dan TCK yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
JTAG
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke VCC atau tanah. Jangan biarkan pin MSEL mengambang.
NCE, nCONFIG, nSTATUS CONF_DONE dan pin JTAG khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan semua spesifikasi waktu terpenuhi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Strategi |
Implikasi |
|---|---|
Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA menggunakan berkas pemrograman baru. |
Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
Periksa integritas sinyal sinyal JTAG khusus |
Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
Pastikan tidak ada perangkat eksternal yang menggerakkan pin nSTATUS |
Mendorong pin nSTATUS dengan perangkat eksternal akan mendorong pin ke rendah secara tak terduga dan ini akan mengganggu proses konfigurasi |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan dan pesan galat muncul di jendela pesan ketika masalah ini ditemui
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, TDO, TDI, dan TCK yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Active Serial (AS), Active Parallel (AP), Passive Serial (PS), Fast Passive Parallel (FPP)
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Strategi
Implikasi
Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan pemrograman ulang serta verifikasi perangkat konfigurasi atau flash menggunakan berkas pemrograman baru.
Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug.
Periksa integritas sinyal dari sinyal DCLK dan jalur/bus DATA
Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah.
Pastikan tidak ada perangkat eksternal yang menggerakkan pin nSTATUS
Mendorong pin nSTATUS dengan perangkat eksternal akan mendorong pin ke rendah secara tak terduga dan ini akan mengganggu proses konfigurasi
Pin MSEL diikat ke pengaturan MSEL yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan semua spesifikasi waktu terpenuhi
Pastikan perangkat flash yang didukung digunakan
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
1. Versi perangkat lunak Quartus II yang Anda gunakan ketika masalah ini muncul
2. Nomor komponen FPGA yang Anda gunakan saat masalah ini dijumpai
3. Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan jalur/bus DATA yang diselidiki di ujung FPGA
4. Tentukan jika Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
5. Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Active Parallel (AP)
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan AP yang benar menurut buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan perangkat flash yang didukung digunakan/li>
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Strategi |
Implikasi |
|---|---|
Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan memprogram ulang serta verifikasi flash menggunakan berkas pemrograman baru. |
Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
Periksa integritas sinyal sinyal DCLK, bus DATA, dan sinyal kontrol flash |
Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
Pastikan alamat byte data konfigurasi diatur ke 0x020000 selama pembuatan file pemrograman. Alamat boot konfigurasi bawaan 0x010000 dalam pengalamatan kata 16-bit, setara dengan alamat byte 0x020000 8-bit di perangkat memori flash yang didukung |
Pengaturan alamat yang salah dalam file pemrograman menyebabkan FPGA membaca data yang salah/tidak valid dari flash paralel |
Pastikan tidak ada perangkat eksternal yang menggerakkan pin nSTATUS |
Mendorong pin nSTATUS dengan perangkat eksternal akan mendorong pin ke rendah secara tak terduga dan ini akan mengganggu proses konfigurasi |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA dan perangkat flash yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan bus DATA yang disempurnakan di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Serial Aktif (AS)
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan AS yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Strategi |
Implikasi |
|---|---|
Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan pemrograman ulang serta verifikasi perangkat konfigurasi menggunakan berkas pemrograman baru. |
Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
Periksa integritas sinyal nCS, DCLK, dan sinyal DATA |
Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
Pastikan tidak ada perangkat eksternal yang menggerakkan pin nSTATUS |
Mendorong pin nSTATUS dengan perangkat eksternal akan mendorong pin ke rendah secara tak terduga dan ini akan mengganggu proses konfigurasi |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
FPGA dan nomor komponen perangkat konfigurasi yang Anda gunakan saat masalah ini dihadapi
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan DATA yang disempurnakan di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
JTAG
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke VCC atau tanah. Jangan biarkan pin MSEL mengambang.
Pin nCE, nCONFIG, nSTATUS, CONF_DONE, dan JTAG pin khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan semua spesifikasi waktu terpenuhi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Strategi |
Implikasi |
|---|---|
Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA menggunakan berkas pemrograman baru. |
Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
Periksa integritas sinyal sinyal JTAG khusus |
Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
Pastikan tidak ada perangkat eksternal yang menggerakkan pin nSTATUS |
Mendorong pin nSTATUS dengan perangkat eksternal akan mendorong pin ke rendah secara tak terduga dan ini akan mengganggu proses konfigurasi |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan dan pesan galat muncul di jendela pesan ketika masalah ini ditemui
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, TDO, TDI, dan TCK yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Pasif Serial (PS), Fast Passive Parallel (FPP)
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan PS/FPP yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan semua spesifikasi waktu terpenuhi
Pastikan perangkat flash yang didukung digunakan
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Strategi |
Implikasi |
|---|---|
Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan memprogram ulang serta verifikasi flash menggunakan berkas pemrograman baru. |
Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
Periksa integritas sinyal DCLK, jalur/bus DATA, dan sinyal kontrol flash |
Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
Pastikan tidak ada perangkat eksternal yang menggerakkan pin nSTATUS |
Mendorong pin nSTATUS dengan perangkat eksternal akan mendorong pin ke rendah secara tak terduga dan ini akan mengganggu proses konfigurasi |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA dan perangkat flash yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan jalur/bus DATA yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Serial Aktif (AS)
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan AS yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Strategi |
Implikasi |
|---|---|
Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan pemrograman ulang serta verifikasi perangkat konfigurasi menggunakan berkas pemrograman baru. |
Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
Periksa integritas sinyal nCS, DCLK, dan sinyal DATA, pastikan ada aktivitas pada sinyal ini di antara FPGA dan perangkat konfigurasi |
Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
Pastikan tidak ada beban kapasitan atau perangkat eksternal yang dapat menyebabkan penundaan pada pin CONF_DONE |
Menunda atau memuat pin CONF_DONE akan menyebabkan CONF_DONE gagal menaikkan tinggi dalam jendela waktu yang valid |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
FPGA dan nomor komponen perangkat konfigurasi yang Anda gunakan saat masalah ini dihadapi
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan DATA yang disempurnakan di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
JTAG
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke VCC atau tanah. Jangan biarkan pin MSEL mengambang.
NCE, nCONFIG, nSTATUS, CONF_DONE, dan pin JTAG khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan semua spesifikasi waktu terpenuhi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
Strategi |
Implikasi |
|---|---|
Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA menggunakan berkas pemrograman baru. |
Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
Periksa integritas sinyal sinyal JTAG khusus |
Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
Pastikan tidak ada beban kapasitan atau perangkat eksternal yang dapat menyebabkan penundaan pada pin CONF_DONE |
Menunda atau memuat pin CONF_DONE akan menyebabkan CONF_DONE gagal menaikkan tinggi dalam jendela waktu yang valid |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan dan pesan galat muncul di jendela pesan ketika masalah ini ditemui
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, TDO, TDI, dan TCK yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Pasif Serial (PS), Fast Passive Parallel (FPP)
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan AP/PS/FPP yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan semua spesifikasi waktu terpenuhi
Pastikan perangkat flash yang didukung digunakan
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan memprogram ulang serta verifikasi flash menggunakan berkas pemrograman baru. | Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug. |
| Periksa integritas sinyal DCLK, jalur/bus DATA, dan sinyal kontrol flash | Suara di baris/bus akan mengganggu proses konfigurasi dan menyebabkan kerusakan data. Jika data rusak selama konfigurasi, FPGA mendeteksi galat konfigurasi dan menarik pin nSTATUS rendah. |
| Pastikan tidak ada beban kapasitan atau perangkat eksternal yang dapat menyebabkan penundaan pada pin CONF_DONE | Menunda atau memuat pin CONF_DONE akan menyebabkan CONF_DONE gagal menaikkan tinggi dalam jendela waktu yang valid |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA dan perangkat flash yang Anda gunakan saat masalah ini ditemui
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan jalur/bus DATA yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin nCE, nCONFIG, dan nSTATUS terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Periksa kontak solder di antara FPGA dan permukaan board | Pin nCONFIG dan nSTATUS tidak akan dirilis jika FPGA tidak dinyalakan dengan benar atau FPGA tidak berhasil keluar dari POR |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar tegangan (misalnya tegangan inti, tegangan konfigurasi) naik dari tahap pemberdayaan
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan konfigurasi AS sesuai dengan buku panduan perangkat
Pin JTAG khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Pastikan kabel pemrograman dinaikkan dan dihubungkan ke FPGA dengan benar | Programmer Quartus® II tidak akan dapat membaca/menulis informasi apa pun dari/ke perangkat EPCS jika catu daya atau antarmuka tidak stabil. |
| Periksa apakah perangkat EPCS dapat diprogram melalui kabel pemrograman AS. | Hal ini untuk memastikan fungsionalitas perangkat EPCS. Lewati langkah ini jika Anda tidak dapat menguji dengan kabel pemrograman AS karena pembatasan pada perangkat keras Anda. |
| Pastikan gambar SFL ada di FPGA sebelum perangkat EPCS diprogram | Jika jembatan SFL tidak ada di FPGA, maka pemrogram Quartus II tidak akan dapat mengakses antarmuka ASMI di FPGA untuk memprogram perangkat EPCS |
| Setelah gambar SFL dikonfigurasi ke FPGA, tanpa daya bersepeda perangkat coba lakukan deteksi otomatis di pemrogram Quartus II | Jika hanya FPGA yang terdeteksi, itu menandakan bahwa pemrogram Quartus II tidak dapat mengakses antarmuka ASMI dari FPGA melalui jembatan SFL, atau pemrogram Quartus II tidak dapat mendeteksi antarmuka di antara EPCS dan FPGA melalui ASMI. Periksa catu daya dan antarmuka kedua perangkat, atau gunakan SFL dari versi perangkat lunak Quartus II terbaru Jika FPGA dan EPCS terdeteksi, kemungkinan besar ini adalah masalah integritas sinyal. Periksa integritas sinyal DATA0, DCLK, nCS, dan pin ASDO. Suara di lokasi sinyal ini akan mengganggu proses pemrograman EPCS |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Cuplikan layar pesan galat yang ditampilkan di jendela pesan Quartus II
Densitas EPCS (misalnya EPCS64 atau EPCS128) yang Anda gunakan ketika masalah ini terjadi
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Pastikan perangkat flash yang didukung digunakan
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Pastikan kabel pemrograman dinaikkan dan dihubungkan ke FPGA dengan benar | Pemrogram Quartus® II tidak akan dapat membaca/menulis informasi apa pun dari/ke perangkat flash jika catu daya atau antarmuka tidak stabil. |
| Pastikan gambar PFL ada di CPLD MAX II atau FPGA sebelum perangkat flash diprogram | Jika jembatan PFL tidak ada di CPLD MAX II atau FPGA, perangkat lunak Quartus II tidak dapat mengakses ke perangkat flash |
| Setelah gambar PFL dikonfigurasi ke FPGA, tanpa daya bersepeda, perangkat mencoba melakukan deteksi otomatis di pemrogram Quartus II | Jika hanya FPGA yang terdeteksi, hal ini menandakan bahwa pemrogram Quartus II tidak dapat mengakses perangkat flash melalui jembatan PFL. Periksa catu daya dan antarmuka di antara MAX II CPLD atau FPGA dan perangkat flash, atau gunakan PFL dari versi perangkat lunak Quartus II terbaru. Jika FPGA dan EPCS terdeteksi, kemungkinan besar ini adalah masalah integritas sinyal. Periksa integritas sinyal jalur/bus DATA, DCLK, pin sinyal kontrol. Suara di lokasi sinyal ini akan mengganggu proses pemrograman flash |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Cuplikan layar pesan galat yang ditampilkan di jendela pesan Quartus II
Perangkat flash (misalnya, Numonyx 512 MB, Spansion 128 MB dll.) yang Anda gunakan ketika masalah ini dijumpai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan MSEL yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Generasi bitstream Quartus® II dapat berkontribusi terhadap masalah ini. Unduh versi terbaru dari perangkat lunak Quartus II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA atau pemrograman ulang dan verifikasi flash menggunakan berkas pemrograman baru | Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug |
| Pastikan pin CONF_DONE tidak tertunda. Pastikan tidak ada beban kapasitan tambahan pada jalur CONF_DONE Gunakan pengaturan bit opsi lanjutan untuk menambahkan byte pad bitstream pasca-perangkat Untuk konfigurasi AS, gunakan pengaturan bit opsi lanjutan untuk menonaktifkan pemeriksaan galat CONF_DONE atau mengubah jumlah panjang program |
Menunda CONF_DONE menyebabkan perangkat ketinggalan CONF_DONE mendeteksi kesalahan jendela dan konfigurasi Terjadi Catatan: Jika pemeriksaan galat CONF_DONE dinonaktifkan, FPGA tidak akan memeriksa apakah CONF_DONE naik dengan benar dalam jendela waktu yang valid. |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Pasang berkas pemrograman yang tidak dikompresi dan dikompresi
Deskripsi tentang kapan kegagalan mulai terjadi dan gejala kegagalan. Misalnya, konfigurasi mulai gagal di awal/di akhir siklus pemrograman.
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan jalur/bus DATA yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Pin MSEL diikat ke pengaturan MSEL yang benar sesuai dengan buku panduan perangkat
Pin nCE, nCONFIG, nSTATUS, dan CONF_DONE terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Generasi bitstream Quartus® II dapat berkontribusi terhadap masalah ini. Unduh versi terbaru dari perangkat lunak Quartus II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA atau pemrograman ulang dan verifikasi flash menggunakan berkas pemrograman baru | Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug |
| Pastikan pin CONF_DONE tidak tertunda. Pastikan tidak ada beban kapasitan tambahan pada jalur CONF_DONE Gunakan pengaturan bit opsi lanjutan untuk menambahkan byte pad bitstream pasca-perangkat Untuk konfigurasi AS, gunakan pengaturan bit opsi lanjutan untuk menonaktifkan pemeriksaan galat CONF_DONE atau mengubah jumlah panjang program |
Menunda CONF_DONE menyebabkan perangkat ketinggalan CONF_DONE mendeteksi kesalahan jendela dan konfigurasi Terjadi Catatan: Jika pemeriksaan galat CONF_DONE dinonaktifkan, FPGA tidak akan memeriksa apakah CONF_DONE naik dengan benar dalam jendela waktu yang valid. |
| Pastikan perangkat berhasil diprogram sebelum Anda melakukan konfigurasi dengan berkas terenkripsi | Jika kunci tidak ada di perangkat, maka perangkat tidak dapat mendekripsi berkas terenkripsi |
| Pastikan kunci yang sama digunakan untuk melakukan enkripsi berkas dan untuk memprogram perangkat | Jika kunci tidak kompatibel, maka perangkat tidak dapat mendekripsi berkas terenkripsi |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Pasang berkas pemrograman yang tidak dikompresi dan dikompresi
Deskripsi tentang kapan kegagalan mulai terjadi dan gejala kegagalan. Misalnya, konfigurasi mulai gagal di awal/di akhir siklus pemrograman.
Cuplikan layar sinyal nCONFIG, nSTATUS, DCLK, dan jalur/bus DATA yang diperiksa di ujung FPGA
Tentukan apakah Anda melakukan konfigurasi perangkat tunggal atau multi-perangkat. Untuk konfigurasi multi-perangkat, harap cantumkan perangkat yang terhubung dalam rantai
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
NCE, nCONFIG, nSTATUS CONF_DONE dan pin JTAG khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA menggunakan berkas pemrograman baru | Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug |
| Pastikan perangkat tidak diprogram dengan tombol nonvolatil sebelum Anda melakukan pemrograman tombol volatil | Setelah kunci nonvolatil (satu kali dapat diprogram) telah diprogram ke perangkat, Anda tidak akan dapat memprogram kunci volatil |
| Pastikan VCCBAT dinyalakan dengan benar | VCCBAT adalah catu daya khusus untuk penyimpanan kunci volatil. Register volatil tidak akan dinaikkan jika tidak ada pasokan VCCCBAT. |
| Pastikan pengaturan yang sama (board yang sama, kabel unduhan, dan versi perangkat lunak Quartus II) dapat melakukan pemrograman JTAG sebelum Anda melakukan pemrograman tombol volatil | Jika pemrograman JTAG gagal, maka itu bukan kegagalan pemrograman utama volatil tertentu. |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar pesan galat yang ditampilkan di jendela pesan Quartus II
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
NCE, nCONFIG, nSTATUS CONF_DONE dan pin JTAG khusus (TCK, TMS, TDO, TDI) terhubung sesuai dengan pengaturan yang disarankan dalam buku panduan perangkat. Jika diperlukan resistor pull-up/pull-down, pastikan nilai resistor sudah benar.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Unduh versi terbaru dari perangkat lunak Quartus® II. Regenerasi berkas pemrograman dan konfigurasi ulang FPGA menggunakan berkas pemrograman baru | Perangkat lunak Quartus II terbaru mungkin memiliki perbaikan bug |
| Pastikan perangkat tidak diprogram dengan tombol nonvolatil sebelum Anda melakukan pemrograman tombol volatil | Setelah kunci nonvolatil (satu kali dapat diprogram) telah diprogram ke perangkat, Anda tidak akan dapat memprogram kunci volatil |
| Pastikan frekuensi pemrograman kunci nonvolatil (frekuensi TCK JTAG) diatur sesuai dengan spesifikasi | Frekuensi TCK JTAG yang tidak diatur akan mengganggu pemrograman poly-fuse. |
| Pastikan kabel unduhan yang tepat (misalnya teknologi Ethernet Blaster atau JTAG) digunakan untuk pemrograman kunci nonvolatil. | Kabel unduhan yang tidak didukung tidak akan mengaktifkan pemrograman kunci non-volatil |
| Pastikan pengaturan yang sama (board yang sama, kabel unduhan, dan versi perangkat lunak Quartus II) dapat melakukan pemrograman JTAG sebelum Anda melakukan pemrograman tombol volatil | Jika pemrograman JTAG gagal, maka itu bukan kegagalan pemrograman utama volatil tertentu. Catatan:Harap kembali ke halaman awal Pemecah Masalah Konfigurasi untuk memilih kegagalan terkait JTAG. |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Cuplikan layar pesan galat yang ditampilkan di jendela pesan Quartus II
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Checklist
Sebelum melanjutkan ke debug masalah Anda lebih lanjut, Anda disarankan untuk menggunakan daftar periksa ini untuk memverifikasi bahwa Anda telah mengikuti pengaturan konfigurasi yang disarankan dalam desain Anda.
Catu daya naik hingga tingkat tegangan yang sesuai menurut lembar data perangkat dan stabil sepanjang operasi
Strategi Debug
Tabel berikut mencantumkan beberapa strategi debug yang disarankan untuk mempersempit akar-penyebab masalah Anda. Anda disarankan untuk melalui setiap strategi dan melakukan verifikasi sesuai.
| Implikasi | Strategi |
|---|---|
| Pastikan Anda telah mengaktifkan blok pembaruan jarak jauh dalam desain Anda | Jika blok pembaruan jarak jauh tidak diaktifkan, Anda tidak akan dapat menggunakan fitur pembaruan jarak jauh |
| Pastikan logika pengguna Anda sesuai dengan garis besar yang ditentukan dalam panduan pengguna megafungsi altremote_update (Lihat buku pegangan perangkat tentang cara mengaktifkan blok pembaruan jarak jauh dalam desain Anda) | Beberapa antarmuka mungkin tidak berfungsi dengan benar ketika Anda beralih ke gambar aplikasi lain |
| Pastikan Anda menetapkan alamat awal yang tepat untuk halaman aplikasi Anda. Lihat buku panduan dan catatan aplikasi terkait untuk informasi lebih lanjut tentang cara menetapkan alamat awal yang tepat. | Perangkat tidak akan dapat memuat gambar yang sesuai jika alamat awal aplikasi salah ditetapkan |
| Pastikan alamat awal halaman aplikasi Anda ditulis dengan benar ke sirkuit pembaruan jarak jauh. Gunakan param yang tepat[2..0], tegaskan write_param untuk satu siklus clock dan pastikan data pada bus input data_in stabil sebelum write_param ditegaskan. | Perangkat tidak akan dapat memuat gambar aplikasi yang sesuai jika alamat awal gambar aplikasi ditulis dengan salah |
| Pastikan Anda memicu input konfigurasi ulang altremote_update untuk setidaknya satu siklus clock. Lihat buku panduan atau panduan pengguna untuk spesifikasi terkait (jika ada) pada port input konfigurasi ulang dari megafungsi altremote_update | Ini memastikan perangkat dapat mendeteksi edge positif nCONFIG untuk memulai konfigurasi ulang |
Jika masalah Anda masih berlanjut, Anda dapat menghubungi dukungan teknis kami melalui mySupport untuk bantuan lebih lanjut. Setelah Anda mengirimkan permintaan layanan ke mySupport, berikan informasi berikut:
Versi perangkat lunak Quartus II yang Anda gunakan saat masalah ini dijumpai
Nomor komponen FPGA yang Anda gunakan saat masalah ini ditemui
Tangkapan layar SignalTap II pada operasi penulisan alamat awal gambar aplikasi
Frekuensi clock dipasok ke megafungsi altremote_update
Tentukan pengamatan Anda setelah melakukan strategi debug yang disarankan
Jika ada pertanyaan, Anda dapat menemukan opsi dukungan yang tersedia di Dukungan Pelanggan Intel®. Pelanggan Intel dengan Intel® Premier Support dapat menemukan topik pelatihan dan bantuan di Intel® Premier Support.
Anda juga dapat mencari Komunitas Intel® untuk menanyakan dan menjawab pertanyaan tentang rangkaian produk solusi FPGAs dan yang Dapat Diprogram.
Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.