Ethernet
Protokol antarmuka memungkinkan konektivitas chip-ke-chip, board-to-board, atau box-to-box dalam desain sistem. Solusi kekayaan intelektual (IP) protokol dari Intel dan mitra kami memenuhi kebutuhan spektrum aplikasi yang luas dan memanfaatkan transiver terintegrasi di perangkat FPGA dan ASIC kami. Solusi protokol antarmuka diberikan sebagai inti IP yang dapat dilisensikan dan desain referensi serta megafungsi tanpa biaya dan contoh desain.
Kunjungi bagian Protokol Transceiver untuk mempelajari lebih lanjut tentang transiver terintegrasi dan solusi protokol antarmuka yang mendukungnya.
Contoh Desain |
Perangkat Ditargetkan |
Kit Pengembangan yang Didukung |
Sesuai Qsys |
Versi Quartus II |
---|---|---|---|---|
Batasan Antarmuka RGMII dari Ethernet Kecepatan Tiga Kali Lipat dengan Fitur Penundaan PHY Eksternal |
Cyclone® II, Cyclone III, Cyclone III LS, Cyclone IV GX, Stratix® II, Stratix II GX, Stratix III, Stratix IV, Arria® GX, Arria® II GX |
Kit Pengembangan FPGA IV GX Stratix, Kit Pengembangan FPGA Arria II GX |
- |
10.1 |
Stratix IV GX |
Kit Pengembangan FPGA IV GX Stratix |
✓ |
12.1 |
|
Cyclone III , Stratix IV GX |
Nios II Embedded Evaluation Kit (NEEK), Edisi Cyclone III, Kit Pengembangan Sistem Tertanam, Edisi Cyclone III, Kit Pengembangan FPGA Stratix IV GX, Kit Pengembangan FPGA CV GT |
✓ |
12.0 |
|
Cyclone III |
Kit Pengembangan Sistem Tertanam, Edisi Cyclone III, Stratix Kit Pengembangan FPGA IV GX |
- |
13.1 |
|
Cyclone III |
Nios II Embedded Evaluation Kit (NEEK), Edisi Cyclone III |
- |
10.1 |
|
TSE: Menerapkan Urutan Reset dalam TSE Menggunakan ALTGX sebagai Transceiver |
Stratix IV GX |
- |
- |
9,1 SP1 |
TSE: Menerapkan Urutan Reset dalam TSE Menggunakan ALTLVDS sebagai Transceiver |
Stratix IV GX |
- |
- |
9,1 SP1 |
Stratix IV GX , Arria II GX |
- |
- |
9,1 SP1 |