Protokol antarmuka memungkinkan konektivitas chip-ke-chip, board-to-board, atau box-to-box dalam desain sistem. Solusi kekayaan intelektual (IP) protokol dari Intel FPGA dan mitra kami memenuhi kebutuhan spektrum aplikasi yang luas dan memanfaatkan transiver terintegrasi di perangkat FPGA dan ASIC kami. Solusi protokol antarmuka diberikan sebagai inti IP yang dapat dilisensikan dan desain referensi serta megafungsi tanpa biaya dan contoh desain.
Kunjungi bagian Protokol Transceiver kami untuk mempelajari lebih lanjut tentang transiver terintegrasi dan solusi protokol antarmuka yang mendukungnya.
Desain yang ditargetkan untuk rangkaian perangkat FPGA Intel MAX 10 dan kit pengembangannya tersedia di toko Desain baru.
| Contoh Desain | Kit Pengembangan | yang Ditargetkan Perangkat | yang DidukungQsys Compliant | Versi Quartus II |
|---|---|---|---|---|
Ekspansi Pin GPIO Menggunakan Antarmuka Bus I2C di CPLD MAX II: AN 494 (PDF) |
MAX II | - | - | - |
Antarmuka Pengukur Baterai I2C Menggunakan MAX II CPLD: AN 493 (PDF) |
MAX II | - | - | - |
| MAX II | - | - | 10 | |
Perangkat SDIO Multiplexing yang menggunakan CPLD MAX II: AN 509 (PDF) |
MAX II | - | - | - |
| Cyclone III | Kit Pengembangan Sistem Tertanam Intel FPGA, Edisi Cyclone III | - | 9.1 | |
RapidIO: Host Pemeliharaan ke System Maintenance Agent Bridge |
- | - | - | Semua |
Host Antarmuka Periferal Serial (SPI) di CPLD MAX II: AN 485 (PDF) |
MAX II | - | - | 7.2 |
SMBus untuk Ekspansi Pin GPIO dalam CPLD MAX II: AN 484 (PDF) |
MAX II | MDN-B2 | - | - |
| MAX II | - | - | - | |
| MAX II | - | - | 10 | |
Menggunakan Osilator Internal dalam CPLD MAX II: AN 496 (PDF) |
MAX II | MDN-B2 | - | 7.2 |