Contoh desain ini menunjukkan penggunaan memori yang digabungkan dengan ketat dalam desain yang mencakup prosesor Nios II. Dengan mengaktifkan host memori yang digabungkan dengan ketat pada prosesor, Nios II prosesor mendapatkan akses latensi rendah tetap yang terjamin ke memori pada chip untuk aplikasi penting performa. Desain ini disediakan untuk kit pengembangan Intel® FPGA berikut:
- Kit Evaluasi Tertanam Nios II, Edisi Cyclone® III
- Kit Pengembangan Sistem Tertanam, Cyclone Edisi III
- Kit Pengembangan FPGA IV GX Stratix®
Menggunakan Contoh Desain Ini
- Menggunakan memori yang dipadukan dengan tutorial Prosesor Nios II menjelaskan instruksi terperinci untuk membuat sistem Nios II yang menggunakan memori yang dipadukan dengan ketat.
- tcm.zip berisi file C yang diperlukan untuk menjalankan desain seperti yang dijelaskan dalam dokumen.
- Nios II Contoh Desain Standar Ethernet memberikan platform perangkat keras tempat desain berjalan.
Penggunaan desain ini diatur oleh dan tunduk pada syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.
Persyaratan Perangkat Keras
- Nios II core dengan host yang dipadukan dengan ketat
- Memori on-chip
- Kontroler SDRAM DDRx
- JTAG UART
- Timer sistem
- Timer resolusi tinggi
- Penghitung performa
- I/Os paralel LED (PIO)
- Periferal identifikasi sistem (ID)
Tautan Terkait
Untuk informasi lebih lanjut tentang menggunakan contoh ini di proyek Anda, kunjungi: