Contoh Desain Ethernet Tiga Kecepatan

Disarankan untuk:

  • Perangkat: Stratix® IV

  • Perangkat: Cyclone® III

  • Quartus®: v13.0 - v14.1

author-image

Oleh

Contoh desain ini terdiri dari perangkat keras dan perangkat lunak. Bagian perangkat keras terdiri dari inti Nios® II/f dengan vektor reset menunjuk ke memori flash dan pengecualian vektor menunjuk ke memori DDR3. Sistem perangkat keras juga terdiri dari TRIPLE Speed Ethernet MAC dan inti akses memori langsung yang tersebar (PDF) untuk TX dan RX.

Anda dapat menggunakan desain Ethernet Triple Speed untuk mengevaluasi kontrol akses media Ethernet (MAC) Kecepatan Tiga Kali lipat atau menggunakannya sebagai titik awal untuk desain sistem Ethernet Anda sendiri. Desain ini mendukung kit pengembangan Intel® FPGA berikut:

Spesifikasi Desain Perangkat Keras

  • inti Nios II/f dengan modul debug JTAG
  • Kontroler SDRAM DDR3
  • Antarmuka memori flash common flash interface (CFI)
  • MAC Ethernet Kecepatan Tiga Kali Lipat
  • JTAG UART
  • Timer sistem
  • Timer resolusi tinggi
  • Penghitung performa
  • I/Os paralel LED (PIO)
  • PIO tombol tekan
  • Periferal ID sistem
  • TX/RX SGDMA
  • Memori on-chip

Menggunakan Contoh Desain Ini

Penggunaan desain ini diatur oleh dan tunduk pada syarat dan ketentuan dari Intel® Design Example License Agreement.

Unduh file zip yang sesuai untuk kit Anda di bawah ini.

Stratix IV:

Cyclone III:

Catatan: rangkaian perangkat Cyclone III tidak didukung dalam ACDS versi 14.0 ke atas.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.