Ikhtisar
Desain referensi Referensi Demonstrasi Perangkat Keras Ethernet 10 Gbps kami memberikan cara cepat untuk mengimplementasikan desain berbasis Ethernet 10 Gbps (10 GbE) Anda dalam Intel® FPGA, dan mengamati lalu lintas jaringan langsung yang mengalir di berbagai bagian sistem. Desain ini juga membantu Anda untuk memverifikasi operasi sistem berbasis 10 GbE Anda dengan fungsi media access controller (MAC) 10 GbE dan modul optik off-the-shelf 10 GbE SFP+ pluggable atau rakitan kabel tembaga yang digabungkan langsung SFP+. MAC 10 GbE divalidasi oleh UNH-IOL.
Desain referensi dibuat dengan fungsi Intel FPGA IP 10 GbE MAC dan XAUI PHY kami dengan empat transiver serial 3,125 gigabit (Gb) dalam Intel FPGA untuk menerapkan satu port XAUI 10 GbE. Port XAUI dikonversi dalam XAUI ganda ke SFP+ kartu mezzanine kecepatan tinggi (HSMC) (dari Terasic) ke Ethernet serial 10 Gbps yang menyediakan antarmuka jaringan melalui modul pluggable optik SFP+ biaya rendah atau rakitan kabel gabungan langsung SFP+.
Desain referensi ini menunjukkan pengoperasian fungsi mac Intel FPGA IP 10 GbE hingga performa kecepatan kawat maksimum dengan antarmuka SFP+ berbiaya rendah dalam banyak konfigurasi perangkat keras loopback, seperti yang ditunjukkan pada Gambar 1.
Fitur
- Memamerkan satu contoh fungsi Intel FPGA IP 10 GbE MAC dan XAUI PHY yang mendukung operasi 10 GbE dalam mode XAUI dan dengan modul optik atau antarmuka tembaga SFP+ berbiaya rendah. Untuk informasi lebih lanjut tentang Intel FPGA IP 10 GbE MAC dan XAUI PHY, lihat Panduan Pengguna Fungsi Intel FPGA IP Ethernet MAC 10 Gbps (PDF) dan Panduan Pengguna Transceiver PHY IP Core (PDF).
- Loopback sistem di berbagai titik di jalur data yang mengontrol, menguji, dan memantau operasi 10 GbE.
- Loop A: Loopback lokal antarmuka XGMII
- Loop B: FPGA antarmuka serial physical medium attachment (PMA) local loopback
- Loop C: Broadcom BCM8727 XGXS loopback
- Loop D: Broadcom BCM8727 PMA serial loopback
- Loop E: Loopback kabel optik SFP+ eksternal
- Pengujian burst acak berurutan dengan jumlah paket, jenis data muatan, dan ukuran beban yang dapat dikonfigurasi untuk setiap burst. Generator pseudo-random binary sequence (PRBS) menghasilkan jenis data beban dalam peningkatan tetap atau dalam urutan acak.
- Statistik paket untuk generator dan monitor PRBS, pemancar MAC (TX), dan penerima (RX).
- Klasifikasi paket dengan panjang frame yang berbeda ditransmisikan dan diterima oleh MAC.
- Mengukur throughput untuk lalu lintas yang diterima oleh monitor lalu lintas.
- Antarmuka pengguna System Console berbasis Tcl yang memungkinkan Anda untuk mengontrol pengujian secara dinamis, serta mengonfigurasi serta memantau register apa pun dalam desain referensi ini.
Menunjukkan Teknologi Intel FPGA
- Stratix® IV GX FPGA
- Fungsi Intel FPGA IP MAC Ethernet 10-Gbps
- Fungsi Intel FPGA IP XAUI PHY
- interkoneksi sistem Avalon®
Persyaratan Perangkat Keras
Persyaratan Perangkat Lunak
Perangkat Lunak Quartus® II versi 11.0 dengan fitur berikut:
Board duaL XAUI ke SFP+ HSMC tersedia dari Terasic.