Contoh ini berisi kernel filter finite impulse response (FIR) domain waktu yang dioptimalkan berdasarkan rangkaian Benchmark Tantangan HPEC. Filter FIR dapat diimplementasikan secara efisien pada FPGA dengan menggunakan register shift untuk memaksimalkan penggunaan kembali data. Contoh ini menunjukkan cara mendeskripsikan filter FIR secara efisien dalam Open Computing Language (OpenCLTM), yang merupakan bagian dari kelas aplikasi yang menggunakan jendela geser. Komputasi spesifik yang diterapkan dalam contoh ini adalah filter FIR domain waktu titik ambang presisi tunggal dengan presisi tunggal 128 tap.
Performa Filter FIR
Fitur
- Buffer jendela geser 1D efisien
- Kernel item kerja tunggal
- Panduan optimisasi terperinci (lihat bagian Unduhan)
- Benchmark pihak ketiga
Mingguan
Contoh desain memberikan kode sumber untuk perangkat OpenCL (.cl) serta aplikasi host. Untuk mengkompirasi aplikasi host, paket Linux* mencakup Makefile dan paket Windows termasuk proyek Microsoft Visual Studio 2010.
Unduhan berikut disediakan untuk contoh ini:
- Paket Linux v17.1 x64 (.tar.gz)
- Paket Windows v17.1 x64 (.zip)
- Panduan Optimisasi Filter FIR Domain-Waktu (PDF)
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan perjanjian lisensi desain referensi perangkat keras.
Persyaratan Perangkat Lunak dan Perangkat Keras
Contoh desain ini memerlukan alat berikut:
- perangkat lunak Intel® FPGA v17.1 atau yang lebih baru
- Intel FPGA SDK untuk OpenCL™ v17.1 atau yang lebih baru
- Pada Linux: GNU Make dan gcc
- Pada Windows: Microsoft Visual Studio 2010
Untuk mengunduh alat desain Intel, kunjungi halaman unduhan OpenCL. Persyaratan untuk sistem operasi yang mendasar sama dengan yang ada di Intel FPGA SDK untuk OpenCL.
OpenCL dan logo OpenCL adalah merek dagang dari Apple Inc. yang digunakan oleh Khronos dengan izin.
* Produk berdasarkan Spesifikasi Khronos yang dipublikasikan, dan telah lulus Proses Pengujian Kesesuaian Khronos. Status kesuaian saat ini dapat ditemukan di www.khronos.org/conformance.