VHDL: Bidirectional Bus

author-image

Oleh

Contoh ini menerapkan bus 8-bit yang memakan dan menerima umpan balik dari pin dwiarah.

Untuk informasi lebih lanjut tentang penggunaan contoh ini dalam proyek Anda, kunjungi:

bidir.vhd (implementasi bus tri-state)

Ieee PUSTAKA;
GUNAKAN ieee.std_logic_1164.ALL;

PORT IS bidir ENTITAS
        (bidir:   STD_LOGIC_VECTOR INOUT (7 DOWNTO 0);
        oe, clk : IN STD_LOGIC;     inp: IN STD_LOGIC_VECTOR (7 DOWNTO 0);    outp: out STD_LOGIC_VECTOR (7 DOWNTO 0));
Bidir END;

MAXPLD ARSITEKTUR BIDIR ADALAH
SINYAL  a: STD_LOGIC_VECTOR (7 DOWNTO 0);  -- DFF yang menyimpan 
                                             -- nilai dari input.
SINYAL  b: STD_LOGIC_VECTOR (7 DOWNTO 0);  -- DFF yang menyimpan 
BEGIN                                        -- nilai umpan balik.
    PROSES(clk)
    DIMULAI
    JIKA clk = '1' DAN clk'EVENT THEN  -- Menciptakan flipflop
        <= inp;                    
        outp <= b;                  
        AKHIRI JIKA;
    PROSES AKHIR;    
    PROCESS (oe, bidir)          -- Representasi perilaku 
        BEGIN                    -- dari tri-states.
        JIKA( oe = '0') MAKA
            bidir <= "ZZZZZZZZ"
            b <= bidir;
            < bidir LAIN= a; 
            b <= bidir;
        AKHIRI JIKA;
    PROSES AKHIR;
Maxpld AKHIR;

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.