Contoh ini menunjukkan cara mengonversi nilai heksadesimal menjadi std_logic_vector. Hal ini ditunjukkan pada VHDL '87 (IEEE Std 1076-1987) dan VHDL '93 (IEEE Std 1076-1993). Untuk informasi lebih lanjut tentang penggunaan contoh ini dalam proyek Anda, lihat bagian cara menggunakan contoh VHDL di halaman web VHDL.
hex.vhd
Ieee PUSTAKA; GUNAKAN ieee.std_logic_1164.ALL; GUNAKAN ieee.std_logic_arith. SEMUA; PORT ENTITY hex IS( D : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); Hex AKHIR; ARCHITECTURE a OF hex IS BEGIN -- Baris berikut akan mengonversi nilai hex -- menjadi STD_LOGIC_VECTOR dalam VHDL '87. D(7 DOWNTO 0) <= to_stdlogicvector(x"FC"); -- Baris berikut akan berfungsi dalam VHDL '93 (standar memungkinkan -- konversi ini secara implisit). -- D <= x"FC" END a;