VHDL: Bus Tri-State

Contoh ini menerapkan 8 buffer tri-state dengan menggunakan klausul WHEN-ELSE dalam pernyataan Badan Arsitektur. Ini tidak memiliki jalur umpan balik, dan karena itu pin output my_out ditetapkan sebagai OUT, alih-alih INOUT.

Contoh ini mirip dengan VHDL: contoh Bus Dwiarah, kecuali bahwa ia tidak menggunakan garis umpan balik.

Untuk informasi lebih lanjut tentang penggunaan contoh ini dalam proyek Anda, kunjungi:

• Cara Menggunakan Contoh VHDL

prebus.vhd

IEEE PUSTAKA;
    GUNAKAN ieee.std_logic_1164.ALL;

PORT PREBUS ENTITAS  (my_in: IN STD_LOGIC_VECTOR(7 DOWNTO 0);
        sel    : IN STD_LOGIC;
        my_out: STD_LOGIC_VECTOR OUT(7 DOWNTO 0));
Prebus END;

MAXPLD ARSITEKTUR PREBUS
DIMULAI
    my_out <= "ZZZZZZZZ"
    KETIKA (sel = '1')
    LAIN my_in;
Maxpld AKHIR;