HDL Verilog: 8x64 Shift Register dengan Taps

author-image

Oleh

Contoh ini menguraikan register shift panjang 8-bit lebar 64-bit dengan keran yang sama dengan spasi dalam HDL Verilog. Alat sintesis mendeteksi kelompok register shift dan infer altshift_taps megafungsi tergantung pada arsitektur perangkat target.

Gambar 1. Diagram tingkat atas register 8x64 shift.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1 mencantumkan port dan memberikan deskripsi untuk masing-masing port.

Tabel 1. Daftar Port Shift Register 8x64

Nama Port

Jenis

Deskripsi

Clk

Input

Jam

Shift

Input

Shift aktifkan input

sr_in[7:0]

Input

Input shift register 8-bit

sr_tap_one[7:0]

Output

Keluaran 8-bit dari keran pertama

sr_tap_two[7:0]

Output

Keluaran 8-bit dari keran kedua

sr_tap_three[7:0]

Output

Keluaran 8-bit dari keran ketiga

sr_out[7:0]

Output

Keluaran shift register 8-bit
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.