HDL Verilog: Pohon Tambahan Biner

author-image

Oleh

Contoh ini menguraikan pohon adder biner 16-bit dalam Verilog HDL. Untuk perangkat dengan tabel pencarian 4 input dalam elemen logika (LEs), menggunakan struktur tree adder biner dapat secara signifikan meningkatkan performa.

Gambar 1. Diagram tingkat atas pohon tambahan biner.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1 mencantumkan port dalam desain pohon adder biner.

Tabel 1. Daftar Port Pohon Adder Biner

Deskripsi Jenis Nama Port
A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] Input Input data 16-bit
Clk Input Input clock
keluar[15:0] Output Keluaran data 16-bit
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.