HDL Verilog: Counter dengan Asynchronous Reset

author-image

Oleh

Contoh ini menguraikan penghitung 8-bit dengan reset dan jumlah asynchronous yang memungkinkan input dalam HDL Verilog. Alat sintesis mendeteksi desain penghitung dalam kode HDL dan infer lpm_counter megafungsi.

Gambar 1. Counter dengan Diagram Asynchronous Reset Top-Level

Unduh file yang digunakan dalam contoh ini:

Unduh counter.zip ›

Penghitung unduhan dengan File README Asynchronous Reset ›

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1 mencantumkan port dan memberikan deskripsi untuk masing-masing port.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.