Contoh ini menguraikan desain RAM sinkronis dual clock 64-bit x 64-bit dengan alamat baca dan tulis yang berbeda dalam HDL Verilog. Alat sintesis dapat mendeteksi desain RAM dual clock synchronous dalam kode HDL dan secara otomatis menyimpulkan baik megafungsi altsyncram atau altdpram, tergantung pada arsitektur perangkat target.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.
Tabel 1 mencantumkan port dalam desain RAM sinkron dua clock.
Tabel 1. Daftar Port RAM Dual Clock Synchronous
Nama Port |
Jenis |
Deskripsi |
|---|---|---|
data[7:0] |
Input |
Input data 8-bit |
read_addr[5:0] |
Input |
Input alamat baca 6-bit |
write_addr[5:0] |
Input |
Input alamat tulis 6-bit |
Kami |
Input |
Tulis aktifkan input |
read_clock |
Input |
Input clock baca |
write_clock |
Input |
Tulis input clock |
q[7:0] |
Output |
Keluaran data 8-bit |