HDL Verilog: Membuat Desain Hierarki

Contoh ini menjelaskan cara membuat desain hierarki menggunakan Verilog HDL. Desain ini identik dengan contoh hierarki VHDL, AHDL, dan skematik. File top_ver.v adalah tingkat atas, yang menyebut dua file tingkat bawah bottom1.v dan bottom2.v.

Untuk informasi lebih lanjut tentang penggunaan contoh ini dalam proyek Anda, kunjungi:

• Cara Menggunakan Contoh HDL Verilog
• bantuan MAX+PLUS® II

vprim.v

top_ver modul top_ver.v 

(q, p, r, out);     masukan q, p, r;     keluaran keluaran;
reg     out, intsig;

bottom1 u1(.a(q), .b(p), .c(intsig));
bottom2 u2(.l(intsig), .m(r), .n(out);

endmodule

bottom1.v

modul bottom1 (a, b, c);

masukkan     a, b;
keluaran     c;
reg      c;

selalu
mulai
     c<=a &b; endmodule

bottom2.v

modul bottom2 (l, m, n);     input l, m;
keluaran    n;
reg       n;

selalu
mulai
     n<=l | m; endmodule