Contoh desain I/O diferensial kecepatan tinggi perangkat lunak Quartus® II terdiri dari tiga megafungsi:
- Penerima LVDS (altlvds_rx)
- Pengganda (lpm_mult)
- Pemancar LVDS (altlvds_tx).
Modul penerima, multiplier, dan pemancar LVDS LVDS dibuat menggunakan perangkat lunak Quartus® II MegaWizard® Plug-In. Mereka terhubung seperti yang ditunjukkan pada Gambar 1, yang menggambarkan performa:
- Mengonversi data serial 840 megabit per detik (Mbps) menjadi data paralel 8-bit menggunakan altlvds_rx
- Penggandaan dua data paralel 8-bit menggunakan lpm_mult
- Mengonversi data paralel yang keluar dari multiplier menjadi data serial menggunakan altlvds_tx
Multiplier akan diterapkan dalam blok pemrosesan sinyal digital (DSP) khusus di dalam perangkat Intel® Stratix®. Motif di balik contoh ini adalah menunjukkan konversi data. Testbench dibuat di Verilog dan disimulasikan menggunakan alat ModelSim*-Intel® FPGA.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.
Tabel 1. File yang Disertakan dalam diff_io_top.zip
| Deskripsi | File | Direktori |
|---|---|---|
| Src | diff_io_top.v lvds_rx.v mult.v lvds_tx.v |
File desain tingkat atas yang menginsentasikan penerima, pengganda, dan pemancar Penerima LVDS yang dihasilkan oleh Plug-In MegaWizard Multiplier 8-bit yang dihasilkan oleh Plug-In MegaWizard Pemancar LVDS yang dihasilkan oleh Plug-In MegaWizard |
| Sim | testbench.y diff_io_top.vo diff_io_top.sdo comp_altera_lib.do comp_gate.do gate_sim.do pustaka Stratix |
Instantiates modul tingkat atas dan terdiri dari vektor pengujian Netlist Verilog yang dihasilkan perangkat lunak Quartus II untuk digunakan dengan alat ModelSim File waktu SDF yang dihasilkan perangkat lunak Quartus II Skrip untuk mengkompile pustaka Stratix Skrip untuk mengompirasi testbench dan netlist tingkat gerbang Skrip untuk menjalankan desain di alat ModelSim ModelSim yang dikompilasi |
Tabel 2. Daftar Port Contoh Desain I/O Diferensial Kecepatan Tinggi
| Deskripsi | Jenis | Nama Port |
|---|---|---|
| rx_in[0] | Input | Data biner input serial 1-bit yang tidak ditandatangani |
| rx_in[1] | Input | Data biner input serial 1-bit yang tidak ditandatangani |
| rx_inclock | Input | Clock input dengan frekuensi 105 MHz |
| tx_out[0] | Output | Data biner keluaran serial 1-bit yang tidak ditandatangani |
| tx_out[1] | Output | Data biner keluaran serial 1-bit yang tidak ditandatangani |
| tx_outclock | Output | Clock output dari phase-locked loop (PLL) dengan frekuensi 105 MHz |
Simulasi Desain
- Memanggil alat ModelSim* 5.6c.
- Ubah direktori ke lokasi tempat berkas simulasi berada.
- Sumber skrip gate_sim.do dengan menggunakan perintah: VSIM > do gate_sim.do
Hasil penggandaan muncul setelah 180 ns.
Tautan Terkait
Untuk informasi lebih lanjut tentang penggunaan contoh ini dalam proyek Anda, kunjungi:
- Bab Dukungan Mentor Graphics ModelSim* dan QuestaSim volume 3 dari buku panduan Quartus® II