HDL Verilog: RAM Sinkronisasi Clock Tunggal

author-image

Oleh

Contoh ini menguraikan desain RAM sinkron dengan clock synchronous 64-bit x 64-bit dengan alamat baca dan tulis yang berbeda dalam HDL Verilog. Alat sintesis dapat mendeteksi desain RAM sinkron clock tunggal dalam kode HDL dan secara otomatis menyimpulkan baik megafungsi altsyncram atau altdpram, tergantung pada arsitektur perangkat target.

Gambar 1. Diagram ram tingkat atas sinkron Clock Tunggal.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1. Daftar Port RAM Sinkronisasi Clock Tunggal

Deskripsi Jenis Nama Port
data[7:0] Input Input data 8-bit
read_addr[5:0] Input Input alamat baca 6-bit
write_addr[5:0] Input Input alamat tulis 6-bit
Kami Input Tulis aktifkan input
Clk Input Input clock
q[7:0] Output Keluaran data 8-bit
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.