HDL Verilog: RAM Port Tunggal

author-image

Oleh

Contoh ini menguraikan desain RAM port tunggal 64-bit x 8-bit dengan alamat baca dan tulis umum dalam HDL Verilog. Alat sintesis dapat mendeteksi desain RAM port tunggal dalam kode HDL dan secara otomatis menyimpulkan baik altsyncram atau megafungsi altdpram, tergantung pada arsitektur perangkat target.

Gambar 1. Diagram tingkat atas RAM port tunggal.

Unduh file yang digunakan dalam contoh ini:

Nama Port

Jenis

Deskripsi

data[7:0]

Input

Input data 8-bit

addr[5:0]

Input

Input alamat 6-bit

Kami

Input

Tulis aktifkan input

Clk

Input

Input clock

q[7:0]

Output

Keluaran data 8-bit
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.