HDL Verilog: Pohon Tambahan Ternary

author-image

Oleh

Contoh ini menguraikan pohon tambahan ternerial yang di parameter dalam HDL Verilog. Untuk perangkat yang berisi tabel pencarian besar sebagai struktur logika kombinasi dalam elemen logika (LE) seperti Stratix® II, penataan pohon adder sebagai ternary adder tree dapat memberikan peningkatan performa yang signifikan.

Gambar 1. Diagram ternary adder tree tingkat atas.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1. Daftar Port Pohon Adder Ternary

Deskripsi Jenis Nama Port
A, B, C, D, E Input Input ter parameter untuk adder tree
CLK Input Jam
OUT EKSPRES Output Output parameter pohon adder
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.